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数字系统设计综合实验报告
实验1 加法器设计
1） 实验目的
（1） 复习加法器的分类及工作原理。
（2） 掌握用图形法设计半加器的方法。
（3） 掌握用元件例化法设计全加器的方法。
（4） 掌握用元件例化法设计多位加法器的方法。
（5） 掌握用Verilog HDL语言设计多位加法器的方法。
（6） 学习运用波形仿真验证程序的正确性。
（7） 学习定时分析工具的使用方法。
2） 实验原理
加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。加法器可分为1位加法器和多位加法器两大类。1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
（1）半加器
如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。实现半加运算的电路则称为半加器。若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。则由二进制加法运算规则可以得到。
（2）全加器
在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加
的和，C是向高位的进位。则由二进制加法运算规则可以得到：
3）
（1）
（2）
（3） 实验内容及步骤 用图形法设计半加器，仿真设计结果。 用原件例化的方法设计全加器，仿真设计结果 用原件例化的方法设计一个4为二进制加法器，仿真设计结果，
进行定时分析。
（4） 用Verilog HDL语言设计一个4为二进制加法器，仿真设计结
果，进行定时分析。
（5） 分别下载用上述两种方法设计4为加法器，并进行在线测试。
4)设计
1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2
所示。
2）用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。
图三：
图四：
5）全加器时序仿真波形如图下图所示
6）心得体会：
第一次做数字系统设计实验，老师给我们讲了用图形法设计的全过程。在这次过程中，我进一步加强对理论知识的学习，将理论与实践结合起来。实验过程中遇到了一个小问题是生成半加器符号，后来发现缺了File/Create Default这一步。通过这一次的失误，我明白了做事要认真！最后将实验做出来了，体味了成功的喜悦！通过这次实验我复习了加法器的分类及工作原理，
并掌握了用图形法设计半加器的方法，掌握了用元件例化法设计全加器的方法，掌握了用元件例化法设计多位加法器的方法，掌握了用Verilog HDL语言设计多位加法器的方法，学习了运用波形仿真验证程序的正确性，学习定时分析工具的使用方法。
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