示波器触发电路设计分析论文

示波器触发电路设计分析论文

　　1关键电路实现

　　系统设计的核心是FPGA设计，主要完成时钟的产生及选择、帧头检测、协议解码、协议分析、协议触发以及数据存储等功能，FPGA设计的功能框图。时钟发生模块主要用来产生62.5MHz、125MHz以及250MHz的解码时钟，时钟选择电路根据flexray总线信号的速率选择相应的时钟，当总线速率为2.5MHz、5MHz、10MHz时时钟选择电路分别输出62.5MHz、125MHz以及250MHz的解码时钟clk。比较器输出的差分信号经过IBUFDS变成单端后送入帧头检测模块进行帧头检测，flexray总线的帧编码特点了进行检测。从flexray总线的帧编码图可以看出一帧中TSS具有唯一性

　　因此，帧头检测模块可以通过解码时钟clk来检测TSS。帧头检测模块的检测过程仿真，帧编码为ch_clk，当TSS的时间长度大于等于计数器count2预设置的计数时间（即TSS的最小时间间隔）时产生test2；当帧编码信号ch_clk的上升沿检测到test2为高时产生test3，同时启动计数器count4，count4的计数时间为帧起始序列FSS的宽度，count4计数结束后启动count5、count6、count7，count7为字节计数，count6为字节起始序列和字节中位的计数。从图中可以看出当ch_clk的下降沿检测到count7的值为1且count6的值为1时产生了帧头触发使能信号frame_start_trig_en，该信号送入触发电路就能产生帧头触发。检测到帧头后，解码模块开始解码，解码过程如图5所示，decode_data为解码，其前5个字节是数据指示位、空帧指示位、启动帧指示位、ID、有效数据长度、头部循环校验、循环计数等数据；第6个字节开始为有效数据。协议分析及触发模块根据解码模块输出的数据进行协议分析和触发条件判断，若满足触发条件择发出触发信号给触发电路，触发电路来完成触发。

　　2结束语

　　本文主要介绍了示波器中Flexray协议分析与触发电路设计，重点描述了时钟发生模块、帧头检测模块、解码模块、协议分析及触发模块。该设计方法及思想在以往的课题中得到了广泛应用，取得了良好的效果。

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